３０．ＬＥＤをチカチカさせてみよう（Ｆａｂｌｉｃ使用）

30-1. はじめに

30-2. 初期設定

30-3. MSS設定

30-4. LEDチカ設計

30-5. LEDチカHDL作成

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// Company: Shibatchii Denki
//
// File: led_hdl.v
// File history:
//      1.00: 2015/08/25: New
//
// Description: 
//
//  LED ON/OFF 1 Sec
//
// Targeted device: <Family::SmartFusion> <Die::A2F200M3F> <Package::484 FBGA>
// Author: @Shibatchii
//
/////////////////////////////////////////////////////////////////////////////////////////////////// 
`timescale 1ns / 1ns

module led_hdl(
    xrst,
    clk,
    led
);
    input xrst; // Reset
    input clk;  // Clock
    output led; // LED out

    reg [9:0] r_cnt1;   // 1MHz->1kHz Counter
    reg [8:0] r_cnt2;   // 1kHz->0.5Hz Counter
    reg       r_led;    // LED out register

    wire      w_cntpls1;    // 1kHz Count pulse 
    wire      w_cntpls2;    // 0.5Hz Count pulse 

    // Output
    assign led = r_led;

    // 1MHz->1kHz Counter
    always @(posedge clk or negedge xrst)begin
        if(xrst==1'b0)begin
            r_cnt1[9:0] <= 10'd1;
        end
        else
        begin
            // Initial load
            if(w_cntpls1 == 1'b1)begin
                r_cnt1[9:0] <= 10'd1;
            end
            // Count up
            else
            begin
                r_cnt1[9:0] <= r_cnt1[9:0] + 10'd1;
            end
        end
    end

    // Counter is 1000 
    assign  w_cntpls1 = (r_cnt1[9:0] >= 10'd1000) ? 1'b1 : 1'b0;

    // 1kHz-> 0.5Hz Counter
    always @(posedge clk or negedge xrst)begin
        if(xrst==1'b0)begin
            r_cnt2[8:0] <= 9'd1;
        end
        else
        begin
            // Initial load
            if(w_cntpls2 == 1'b1)begin
                r_cnt2[8:0] <= 9'd1;
            end
            // Count up
            else if(w_cntpls1 == 1'b1)
            begin
                r_cnt2[8:0] <= r_cnt2[8:0] + 9'd1;
            end
            else
            begin
                r_cnt2[8:0] <= r_cnt2[8:0];
            end
        end
    end

    // Counter is 500 
    assign  w_cntpls2 = ((r_cnt2[8:0] >= 9'd500)&&(w_cntpls1 == 1'b1)) ? 1'b1 : 1'b0;

    // Toggle
    always @(posedge clk or negedge xrst)begin
        if(xrst==1'b0)begin
            r_led <= 1'd0;
        end
        else
        begin
            // toggle
            if(w_cntpls2 == 1'b1)begin
                r_led <= ~r_led;
            end
            // Hold
            else
            begin
                r_led <= r_led;
            end
        end
    end

endmodule

30-6. HDL組み込み

30-7. LEDチカHDL検証

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	// Company: Shibatchii Denki
	//
	// File: t_led_chika_fpga.v
	// File history:
	//      1.00: 2015/11/23: New
	//
	// Description:
	//
	// Lec Chika Testbench
	//
	// Targeted device: Family:SmartFusion Die:A2F200M3F Package:484 FBGA
	// Author: Shibatchii
	//
	///////////////////////////////////////////////////////////////////////////////////////////////////
	
	`timescale 1ns/1ns
	
	module t_led_chika_fpga;
	
	parameter SYSCLK_PERIOD = 50;// 20MHZ
	
	reg SYSCLK;
	reg NSYSRESET;
	
	initial
	begin
	    SYSCLK = 1'b0;
	    NSYSRESET = 1'b0;
	end
	
	//////////////////////////////////////////////////////////////////////
	// Reset Pulse
	//////////////////////////////////////////////////////////////////////
	integer i,j,k,l;
	initial
	begin
	    #(SYSCLK_PERIOD * 10 )
	        NSYSRESET = 1'b1;
	end
	
	//////////////////////////////////////////////////////////////////////
	// Clock Driver
	//////////////////////////////////////////////////////////////////////
	always @(SYSCLK)
	    #(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
	
	//////////////////////////////////////////////////////////////////////
	// Instantiate Unit Under Test:  led_chika_fpga
	//////////////////////////////////////////////////////////////////////
	led_chika_fpga led_chika_fpga_0 (
	    // Inputs
	    .MSS_RESET_N(NSYSRESET),
	    .MAINXIN(SYSCLK),
	    // Outputs
	    .LED(w_led)
	);
	
	initial begin
	
	    repeat(10) begin  @(posedge SYSCLK); end
	    for(l=0;l<4;l=l+1)begin // 2 times
	        for(k=0;k<500;k=k+1)begin // 1kHz->0.5Hz
	            for(j=0;j<1000;j=j+1)begin // 1MHz->1kHz
	                for(i=0;i<20;i=i+1)begin // 20MHz->1MHz PLL
	                    @(posedge SYSCLK);
	                end
	            end
	        end
	    end
	    repeat(1000) begin  @(posedge SYSCLK); end
	
	    $finish;
	end
	
	endmodule
	

30-8. LEDチカHDL合成、フィッテング

30-9. LEDチカHDL合成、フィッテング